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处芯积律

文章:180 被阅读:12.3w 粉丝数:14 关注数:0 点赞数:1

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自研的regression脚本yrun都有哪些东西呢?

yrun是处芯积律自研的regression脚本,yrun都有哪些东西呢?
的头像 处芯积律 发表于 10-12 09:26 339次阅读
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蚁群算法在验证用例自动化回归中的应用有哪些?

如今的芯片规模越来越大,功能也愈加复杂。相应的验证用例也越来越复杂,用例动态仿真耗时也随之增加,而且....
的头像 处芯积律 发表于 10-07 16:58 145次阅读

UVM消息打印机制打印的时间跟波形时间不一样是怎么回事呢?

前面讨论过$time和$realtime显示时间时,log信息中显示的时间会跟仿真波形不一致,有一些....
的头像 处芯积律 发表于 10-07 16:55 420次阅读
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浅谈寄存器被优化的原因

在项目初期,在使用FPGA工具quartus或者vivado生成版本烧入开发板进行调试时(DC开启优....
的头像 处芯积律 发表于 09-26 09:47 90次阅读
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如何用python对生成的map图进行上色呢?

但是,他又想把特定的测量数据转化为map图后,进行上色,即不同的测试数据能够呈现不同的颜色,以便于直....
的头像 处芯积律 发表于 09-26 09:32 142次阅读
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掩膜版用在哪里?怎样制作掩膜版?

光掩膜版基本上是 IC 设计的“主模板”。掩模版有不同的尺寸。常见尺寸为 6 x 6 英寸一般的掩膜....
的头像 处芯积律 发表于 09-24 15:18 293次阅读
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SystemVerilog的随机约束方法

上一篇文章《暗藏玄机的SV随机化》介绍了SystemVerilog的各种随机化方法,本文将在其基础上....
的头像 处芯积律 发表于 09-24 12:15 119次阅读

如何捕获后门路径信号的跳变?

使用后门方式测量时钟频率的需求来源更多是SOC验证的场景,由于SOC的规模较大,一次编译时间成本较高....
的头像 处芯积律 发表于 09-24 11:34 185次阅读
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verilog语法说明之case casez case

在rtl仿真中,有四种状态,分别是0、1、x(unknown values)和z(high-impe....
的头像 处芯积律 发表于 09-20 09:42 102次阅读
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仔细剖析一下五种UV光刻机的区别及应用场景

UV光刻机一般可以分为5种,即:接触式光刻机,接近式光刻机,扫描投影式光刻机
的头像 处芯积律 发表于 09-19 11:32 453次阅读
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多核SoC的系统结构设计

一直以来,一个通用处理器加上硬件逻辑是SoC设计的主流结构。
的头像 处芯积律 发表于 09-18 10:04 607次阅读
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SOC V3.0与V2.0的区别是什么?

所以3.0版本总共含有QSPI、I2C、UART、PMUX、ISP、DMA、JTAG、ICACHE、....
的头像 处芯积律 发表于 09-15 11:00 341次阅读
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介绍一种IP控制信号的处理方式

在ASIC/FPGA项目中,我们会用到很多IP,其中有很多IP存在内部控制信号以及内部状态信号。
的头像 处芯积律 发表于 09-15 09:26 610次阅读
介绍一种IP控制信号的处理方式

谈谈几种芯片设计增加代码复用性的方法

很多芯片在设计之初,就已经考虑如何增加代码的复用性,尽量减少工作量,降低错误概率。
的头像 处芯积律 发表于 09-12 09:55 576次阅读
谈谈几种芯片设计增加代码复用性的方法

free命令解惑及IC搬砖常用命令组合的使用方法

日常工作中,我们常使用"free -m"查看内存使用情况。
的头像 处芯积律 发表于 09-11 09:30 202次阅读

浅谈低功耗设计

根据应用让不同的模块使用不同的电压并以不同的频率运行。对于时序要求不那么严格的路径,其供电电压和工作....
的头像 处芯积律 发表于 09-09 14:44 204次阅读
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为什么要提升芯片良率?良率为什么难提升?

提高芯片的良率变得越来越困难,很多新建的晶圆厂通线数年仍难以量产,有的虽勉强量产,但是良率始终无法爬....
的头像 处芯积律 发表于 09-06 09:07 881次阅读
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阻塞赋值与非阻塞赋值区别 异步复位、同步复位和异步复位同步撤销

前不久一位朋友发来一道验证题,虽然题目不是很复杂,但是琢磨了下感觉其中需要掌握的内容还是很多的,正所....
的头像 处芯积律 发表于 08-31 15:24 129次阅读
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如何使用display提高debug效率呢?

在verilog中虽然没有system verilog的assertion,但是我们依旧可以使用di....
的头像 处芯积律 发表于 08-27 17:25 557次阅读
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verilog/systemverilog中隐藏的初始化说明

在Verilog和SystemVerilog中经常需要在使用变量或者线网之前,期望变量和线网有对应的....
的头像 处芯积律 发表于 08-25 09:47 233次阅读
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Foreach对Associative Array的constraint约束问题记录分享

systemverilog constraint中的foreach可以对数组进行遍历和约束,常用于普....
的头像 处芯积律 发表于 08-21 09:31 545次阅读
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浅析异步复位同步释放与同步复位打拍模块

异步复位同步释放:rst_synchronizer.v
的头像 处芯积律 发表于 08-21 09:27 337次阅读
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如何在EDA工具中屏蔽冗余的违例信息

在进行数字电路后仿真时,经常会遇到很多时序为例,通常这些违例都是由网表中大量的时序检查报出的。这些常....
的头像 处芯积律 发表于 08-19 10:01 238次阅读

验证环境获取DUT内部信号的方法

在UVM寄存器模型的操作中,寄存器用于设置DUT状态和芯片状态信息的上报,有前门和后门读写两种方式。
的头像 处芯积律 发表于 08-19 09:50 188次阅读
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最少需要几个加法器IP才可以实现累加器的功能呢?

已知一个加法器IP,其功能是计算两个数的和,但这个和延迟两个周期才会输出。
的头像 处芯积律 发表于 08-18 09:38 501次阅读
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如何加速PCIe仿真

  我们在进行PCIe RTL仿真时,由于PCIe ltssm协商过程比较复杂,导致PCIe lts....
的头像 处芯积律 发表于 08-17 09:42 281次阅读
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SystemVerilog中的$timeformat是做什么的?

在SystemVerilog中,输出信息显示时间时,经常会在输出信息格式中指定“%t”格式符,一般情....
的头像 处芯积律 发表于 08-16 09:41 270次阅读
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vim编辑器超实用指南

vim是一个Unix文本编辑器,它以快速高效而闻名,是在终端中运行的小应用程序(当然也有图形界面),....
的头像 处芯积律 发表于 08-16 09:38 285次阅读
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数字设计中常见的CDC问题

在数字系统级别的时钟域交叉(CDC)中,亚稳态传播问题是一个重要的挑战。在这个问题中,由于时序差异,....
的头像 处芯积律 发表于 08-14 11:48 191次阅读
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如何在SpyGlass环境本身中修复这些Lint错误呢?

我们将分析 lint目标运行期间产生的违规行为。我们可以使用 SpyGlass GUI 中的各种调试....
的头像 处芯积律 发表于 08-14 10:08 343次阅读
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