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      FPGA技术驿站

      文章：100 被阅读：26.6w 粉丝数：17 关注数：0 点赞数：2

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      从可综合的RTL代码的角度聊聊interface

      SystemVerilog引入了interface，这里我们从可综合的RTL代码的角度聊聊inter....
      的头像 FPGA技术驿站 发表于 10-12 09:06 •275次阅读
      从可综合的RTL代码的角度聊聊interface

      看一下SystemVerilog中package的使用方法与注意事项

      谈到package，用过VHDL的工程师并不陌生。实际上，SystemVerilog中的packag....
      的头像 FPGA技术驿站 发表于 10-07 11:33 •266次阅读
      看一下SystemVerilog中package的使用方法与注意事项

      DFX模式下如何读入模块的网表文件

      DFX模式下要求在设计的顶层文件，每个RP对应的RM只以一个空的接口形式存在，这样对顶层综合时，RM....
      的头像 FPGA技术驿站 发表于 09-27 09:45 •73次阅读

      什么是DFX技术？DFX设计一定要执行设计规则检查吗？

      DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partia....
      的头像 FPGA技术驿站 发表于 09-21 09:21 •708次阅读
      什么是DFX技术？DFX设计一定要执行设计规则检查吗？

      FPGA设计存在的4类时序路径

      命令set_multicycle_path常用来约束放松路径的约束。通常情况下，这种路径具有一个典型....
      的头像 FPGA技术驿站 发表于 09-14 09:05 •174次阅读
      FPGA设计存在的4类时序路径

      FPGA设计中这两种情形该怎么约束

      在FPGA设计中，我们经常会碰到这样的情形：从快时钟域到慢时钟域完成位宽转换，这时，这两个时钟是同步....
      的头像 FPGA技术驿站 发表于 09-07 09:47 •126次阅读
      FPGA设计中这两种情形该怎么约束

      请问如何快速地创建扫描策略呢？

      Vivado提供了丰富的Implementation Strategy，如下图所示。这使得扫描策略成....
      的头像 FPGA技术驿站 发表于 08-31 14:59 •297次阅读
      请问如何快速地创建扫描策略呢？

      把子模块包含网表的RTL代码添加到BD中的方法分享

      Vivado以IP为核心的设计理念的一个重要支撑就是IP Integrator（简称IPI，IP集成....
      的头像 FPGA技术驿站 发表于 08-24 09:10 •218次阅读
      把子模块包含网表的RTL代码添加到BD中的方法分享

      如何给每个RM添加约束？

      在常规非DFX（DynamicFunction eXchange）的Vivado设计中，我们可能会碰....
      的头像 FPGA技术驿站 发表于 08-17 09:23 •137次阅读
      如何给每个RM添加约束？

      如何给每个RM添加约束？对RM添加约束的步骤有哪些呢？

      在常规非DFX（Dynamic Function eXchange）的Vivado设计中，我们可能会....
      的头像 FPGA技术驿站 发表于 08-17 09:22 •272次阅读
      如何给每个RM添加约束？对RM添加约束的步骤有哪些呢？

      如何对传统的非DFX设计进行调试呢？

      对传统的非DFX设计进行调试时，一个重要环节是插入ILA（Integrated Logic Anal....
      的头像 FPGA技术驿站 发表于 08-10 09:07 •283次阅读
      如何对传统的非DFX设计进行调试呢？

      时钟偏移对时序收敛有什么影响呢？

      FPGA设计中的绝大部分电路为同步时序电路，其基本模型为“寄存器+组合逻辑+寄存器”。同步意味着时序....
      的头像 FPGA技术驿站 发表于 08-03 09:27 •621次阅读
      时钟偏移对时序收敛有什么影响呢？

      基于HLS之任务级并行编程

        HLS任务级编程第一篇文章可看这里： HLS之任务级并行编程 HLS的任务级并行性（Task-l....
      的头像 FPGA技术驿站 发表于 07-27 09:22 •408次阅读
      基于HLS之任务级并行编程

      浅析HLS的任务级并行性

      HLS的任务级并行性（Task-level Parallelism）分为两种：一种是控制驱动型；一种....
      的头像 FPGA技术驿站 发表于 07-27 09:21 •286次阅读
      浅析HLS的任务级并行性

      异步复位同步释放有多个时钟域时如何处理 异步复位同步释放的策略

      对于从FPGA外部进来的信号，我们通常采用“异步复位同步释放的策略”，具体电路如下图所示。
      的头像 FPGA技术驿站 发表于 07-20 09:04 •849次阅读
      异步复位同步释放有多个时钟域时如何处理 异步复位同步释放的策略

      如何让同一层次的模块在布局时更紧凑一些

      在时序分析时，我们常会碰到的一类现象是：关键路径上的逻辑单元过于分散，导致布线延迟过大，从而造成时序....
      的头像 FPGA技术驿站 发表于 06-15 09:26 •140次阅读
      如何让同一层次的模块在布局时更紧凑一些

      让同一层次的模块在布局时更紧凑一些的方法

      在时序分析时，我们常会碰到的一类现象是：关键路径上的逻辑单元过于分散，导致布线延迟过大，从而造成时序....
      的头像 FPGA技术驿站 发表于 06-15 09:23 •406次阅读
      让同一层次的模块在布局时更紧凑一些的方法

      时钟抖动的几种类型

      先来聊一聊什么是时钟抖动。时钟抖动实际上是相比于理想时钟的时钟边沿位置，实际时钟的时钟边沿的偏差，偏....
      的头像 FPGA技术驿站 发表于 06-09 09:40 •529次阅读
      时钟抖动的几种类型

      时钟抖动会影响建立时间和保持时间违例吗？

      首先，我们需要理解什么是时钟抖动。简而言之，时钟抖动（Jitter）反映的是时钟源在时钟边沿的不确定....
      的头像 FPGA技术驿站 发表于 06-02 09:09 •578次阅读
      时钟抖动会影响建立时间和保持时间违例吗？

      跨时钟域电路设计总结

      跨时钟域操作包括同步跨时钟域操作和异步跨时钟域操作。
      的头像 FPGA技术驿站 发表于 05-18 09:18 •247次阅读
      跨时钟域电路设计总结

      跨时钟域电路设计：多位宽数据通过FIFO跨时钟域

      FIFO是实现多位宽数据的异步跨时钟域操作的常用方法，相比于握手方式，FIFO一方面允许发送端在每个....
      的头像 FPGA技术驿站 发表于 05-11 14:01 •839次阅读
      跨时钟域电路设计：多位宽数据通过FIFO跨时钟域

      多位宽数据通过握手方式跨时钟域

      对于多位宽数据，我们可以采用握手方式实现跨时钟域操作。该方式可直接使用xpm_cdc_handsha....
      的头像 FPGA技术驿站 发表于 05-06 09:22 •527次阅读
      多位宽数据通过握手方式跨时钟域

      跨时钟域电路设计：单周期脉冲信号如何跨时钟域

      参数REG_OUTPUT用于确定是否对最终输出信号寄存；参数RST_USED用于确定是否使用复位信号....
      的头像 FPGA技术驿站 发表于 04-20 09:38 •681次阅读

      单位宽信号如何跨时钟域

      单位宽（Single bit）信号即该信号的位宽为1，通常控制信号居多。对于此类信号，如需跨时钟域可....
      的头像 FPGA技术驿站 发表于 04-13 09:11 •629次阅读

      FPGA设计中的反馈路径可以怎么优化呢？

      在FPGA设计中，我们可能会碰到这样的路径，如下图所示。图中两个输入数据为64位，寄存一拍后给到二选....
      的头像 FPGA技术驿站 发表于 03-24 15:56 •719次阅读

      基于20nm工艺制程的FPGA—UltraScale介绍

      UltraScale是基于20nm工艺制程的FPGA，而UltraScale+则是基于16nm工艺制....
      的头像 FPGA技术驿站 发表于 03-09 14:12 •2543次阅读

      基于28nm工艺制程的7系列FPGA

      7系列FPGA是基于28nm工艺制程。在7系列FPGA中，每个输入/输出区域（I/O Bank）包含....
      的头像 FPGA技术驿站 发表于 03-03 09:46 •976次阅读

      缩短Vivado编译时间之审视时序约束描述

      在描述时序约束时，一个重要的原则是确保约束简洁高效。简洁高效意味着约束只针对指定的对象，即约束对应的....
      的头像 FPGA技术驿站 发表于 02-23 09:03 •585次阅读

      三个对分析编译时间非常有效的Tcl脚本

      同时最好将该脚本与待分析的dcp放置在同一目录下，这样在读取dcp时就只用提供当前工作目录即可。
      的头像 FPGA技术驿站 发表于 02-10 15:00 •658次阅读
      三个对分析编译时间非常有效的Tcl脚本

      Vivado里如何手动调整编译顺序

      通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件....
      的头像 FPGA技术驿站 发表于 01-06 09:27 •1752次阅读
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