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AXI VIP 中产生传输事务的基本方法

FPGA之家 来源:FPGA之家 作者:FPGA之家 2022-08-29 14:58 次阅读

本系列我想深入探寻 AXI4 总线。不过事情总是这样,不能我说想深入就深入。当前我对 AXI总线的理解尚谈不上深入。但我希望通过一系列文章,让读者能和我一起深入探寻 AXI4。

欢迎来到深入 AXI4 总线的实战篇,系列第二篇文章中,我们将首先了解调用 AXI VIP 产生激励与响应的方法,并完成一个小目标:实现三种情况下的握手信号

关于平台移植

本文的实战在第一篇的示例工程上,新建 tb 来实现我们的功能。新建 tb 中的逻辑由 demo tb 的内容搬运简化而来。

本来计划新建一个工程,但是阅读 PG267 (IP 核的产品文档)发现,当前 Vivado 对于该 IP 的支持还比较弱,需要将 IP 的实例名以及层次路径硬编码至 tb 中,如果新建工程还比较麻烦。所以本文暂时还是在 example 的基础上展开 。

想要重新搭建工程的读者请注意阅读 demo tb 开头的说明,或者 PG267 第六章中的内容。

本文的场景为主机与从机之间通过 Pass-through (以后叫 ta 中间机?)进行通信。从机选用 mem 模式,有自己的存储模型,即使用 mem_stimulus.sv 作为激励。关于存储模型,我们将在后续的文章中讨论。

我们的改动在于主机的激励部分,以原先的 mst_stimulus.sv 为基础,构建我们自己的主机激励,改动后的 testbench 结构如下图所示。

2fb3fb5e-25a9-11ed-ba43-dac502259ad0.png

是的,新的激励加上了 headbig 字段,这来自于 深入 AXI4 总线 系列文章的英文名:Headbig AXI4。

VIP API 基本调用方式

PG 文档中,Xilinx 表示 VIP 基于 SystemVerilog 语言开发,同时在 API 的设计上,命名与数据结构的设计均参考了 UVM 框架,便于 VIP 在验证系统中的集成。由于本文的重点不在于 UVM 或者 API 的设计,因此仅跟着 demo 以及 PG 中的 API 调用流程过一遍。

主机 master

首先来看主机,定义于 axi_vip_master_mst_stimulus.sv 中

为主机 master ip 创建一个 agent 对象,传入 master ip 的层级路径,后续通过该 agent 控制主机 ip

agent = new("master vip agent",DUT.ex_design.axi_vip_mst.inst.IF);

通过 agent 启动主机

agent.start_master();

在 fork ...join 并发块中同时发出主机的读写传输事务。

fork
 begin
  //调用写传输事务 API
 end
 
 begin
  //调用读传输事务 API
 end
join

产生两者的 API 结构相似,我们以写传输事务为例。例程中依次使用了 3 种 API ,分别产生

完全随机化的写传输事务

multiple_write_transaction_full_rand ("single write",1);

定制化的写传输事务

single_write_transaction_api("single write with api",
                   .id(mtestWID),
                   .addr(mtestWADDR),
                   .len(mtestWBurstLength), 
                   .size(mtestWDataSize),
                   .burst(mtestWBurstType),
                   .wuser(mtestWUSER),
                   .awuser(mtestAWUSER), 
                   .data(mtestWData)
                   );

部分随机化的写传输事务

multiple_write_transaction_partial_rand(相关参数);

我们常说,不想知道 API 函数之下发生了什么的程序员不是好程序员,IC 工程师同样如是。以较简单的定制化写传输事务函数为例,所谓函数实质上是一个 sv task,以下是 task 中的主要内容:

  axi_transaction                wr_trans;
  wr_trans = agent.wr_driver.create_transaction(name);
  wr_trans.set_write_cmd(addr,burst,id,len,size);
  wr_trans.set_prot(prot);
  //...
  wr_trans.set_data_block(data);
  agent.wr_driver.send(wr_trans); 

首先声明一个 axi 传输事务对象,然后在主机 ip 的 agent 下建立传输事务。

通过 API 函数设定写命令信息,设定传输属性以及待传输的数据块。数据块的数据类型为

bit [4 * 1024 * 8 - 1:0]

从机 slave

接下来,我们看一下从机的相关流程,定义于 axi_vip_master_mem_stimulus.sv 中。

同样为从机创建并启动相应 agent,此处与主机相似不表。

在 demo 中构造了一个虚拟数据作为后续对主机读数据的回应,因为本文的主要工作是得到握手信息的波形,因此并不会实际存储主机写入的数据,而是在主机读取任意地址时,返回这个虚拟数据。

最后,从机调用 API 产生 wready 信号应答

  task user_gen_wready();
   axi_ready_gen              wready_gen;
   wready_gen = agent.wr_driver.create_ready("wready");
   wready_gen.set_ready_policy(XIL_AXI_READY_GEN_OSC);
   wready_gen.set_low_time(1);
   wready_gen.set_high_time(2);
   agent.wr_driver.send_wready(wready_gen);
  endtask

此处表示 wready 信号在从机空闲时周期性生成,有效时间为 2/3,我们可以在后续的波形中看到。

握手波形

我们对主机的激励代码进行修改,仅保留单次定制化的读写传输事务,地址为 0x0,突发长度为 0。在波形中我们得到了三种情况下的握手信号。

(1)VALID 信号等待 READY 信号

2fc32c3c-25a9-11ed-ba43-dac502259ad0.png

在 tb 中主机并行地启动读写传输事务,AR/W VALID 同时置高,在等待从机给出 READY 信号后完成地址与控制信号的传输,此时地址为 0x0.

(2)READY 信号等待 VALID 信号

2fd8e180-25a9-11ed-ba43-dac502259ad0.png

主机在发出读传输事务后,置高 RREADY 信号等待接收从机返回的读数据。在从机置高 RVALID 后,读传输事务完成。

(3)READY 与 VALID 信号同时置起

在设置从机的 READY 信号类型时,我们设置为周期性置高 READY,从下图中可以看到,READY 信号在送出 2 个周期高电平后置低 1 个周期。

2fe625e8-25a9-11ed-ba43-dac502259ad0.png

在这个场景中,写数据通道中的 WREADY 信号正好与 WVALID 信号同时置起,解锁了最后三种握手姿势中的最后一种,OK 本文实战篇收工了。

结语

本文首先介绍了 AXI VIP 中产生传输事务的基本方法。基于 demo 修改了一个简单纯粹的例子,并基于这个例子观察到了握手信号。

审核编辑:彭静
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    何谓 <b>AXI</b>?关于<b>AXI</b>3/<b>AXI</b>4的相关基础知识

    Xilinx zynq AXI总线全面解读

    ,是面向地址映射的接口,允许最大256轮的数据突发传输; (B)AXI4-Lite:(For simple, low-throughput memory-mapped communication )是一个轻量级的地址映射单次传输接口,占用很少的逻辑单元。 (C)AXI4-Stream:(F
    的头像 发表于 12-04 12:22 5010次阅读
     Xilinx zynq <b>AXI</b>总线全面解读

    ARM+FPGA开发:基于AXI总线的GPIO IP创建

    开发基于总线的系统。 使用的板子是zc702。 AXI总线初识: AXI (Advanced eXtensible Interface),由ARM公司提出的一种总线协议。总线是一组传输通道, 是各种逻辑器件
    的头像 发表于 12-25 14:07 2157次阅读
    ARM+FPGA开发:基于<b>AXI</b>总线的GPIO IP创建

    PCIE通信技术:通过AXI-Lite ip配置的VDMA使用

    XDMA是Xilinx封装好的PCIE DMA传输IP,可以很方便的把PCIE总线上的数据传输事务映射到AXI总线上面,实现上位机直接对AXI总线进行读写而对PCIE本身TLP的组包和解包无感。
    的头像 发表于 12-28 10:17 2186次阅读

    你必须了解的AXI总线详解

    DMA的总结 ZYNQ中不同应用的DMA 几个常用的 AXI 接口 IP 的功能(上面已经提到): AXI-DMA:实现从 PS 内存到 PL 高速传输高速通道 AXI-HP----AXI
    的头像 发表于 10-09 18:05 5258次阅读
    你必须了解的<b>AXI</b>总线详解

    ZYNQ中DMA与AXI4总线

    ZYNQ中DMA与AXI4总线 为什么在ZYNQ中DMA和AXI联系这么密切?通过上面的介绍我们知道ZYNQ中基本是以AXI总线完成相关功能的: 图4‑34连接 PS 和 PL 的 AXI 互联和
    的头像 发表于 11-02 11:27 3417次阅读
    ZYNQ中DMA与<b>AXI</b>4总线

    AXI-Stream代码

    突发传输规模。AXI4-Stream的核心思想在于流式处理数据。 图 4‑58 AXI-Stream Interface 全局信号 1.ACLK 全局时钟信号,在上升沿时对信号采样。所有的输入信号都通过
    的头像 发表于 11-05 17:40 2288次阅读
    <b>AXI</b>-Stream代码

    电子连接器互连中产生微动腐蚀的影响

    ,下文长江连接器为大家分享电子连接器互连中产生微动腐蚀的影响。1、电子连接器互连中产生微动腐蚀,会导致连接器出现反复的热漂移问题,大大影响连接器的性能。2、电子连接器互连中产生微动腐蚀,影响着连接器的数字
    的头像 发表于 10-19 17:44 64次阅读
    电子连接器互连<b>中产生</b>微动腐蚀的影响

    低噪音电缆是什么 电缆中产生噪音的原因

    低噪音电缆、F46绝缘低噪音电缆、耐辐照低噪音电缆、低电容低噪音电缆、水听器电缆、水密低噪音电缆等多种型号规格的电缆。 电缆中产生噪音的原因有: 1)介质本身内部分子摩擦; 2)电缆电容的改变; 3)电缆介质的压电效应; 4)电缆
    发表于 03-29 11:42 1289次阅读

    使用晶片处理技术在硅中产生沟槽结构

    本文讨论了一种使用容易获得的晶片处理技术在硅中产生沟槽结构的简单技术,通过使用(110)Si的取向相关蚀刻,可能在硅中产生具有垂直侧壁的沟槽,与该技术一起使用的某些溶液的蚀刻各向异性大于600∶1
    发表于 05-05 10:59 702次阅读
    使用晶片处理技术在硅<b>中产生</b>沟槽结构

    AXI4 、 AXI4-Lite 、AXI4-Stream接口

    AXI4 是一种高性能memory-mapped总线,AXI4-Lite是一只简单的、低通量的memory-mapped 总线,而 AXI4-Stream 可以传输高速数据流。从字面意思去理解
    的头像 发表于 07-04 09:40 3026次阅读

    AXI VIP设计示例 AXI接口传输分析

    赛灵思 AXI Verification IP (AXI VIP) 是支持用户对 AXI4 和 AXI4-Lite 进行仿真的 IP。它还可作为 AXI Protocol Checker 来使用。
    发表于 07-08 09:24 769次阅读

    如何将AXI VIP添加到Vivado工程中

    在这篇新博文中,我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中,并对 AXI4-Lite 接口进行仿真。随后,我们将在仿真波形窗口中讲解用于AXI4-Lite 传输事务的信号。
    发表于 07-08 09:27 1004次阅读

    如何使用AXI VIPAXI4(Full)主接口中执行验证和查找错误

    AXI 基础第 2 讲 一文中,曾提到赛灵思 Verification IP (AXI VIP) 可用作为 AXI 协议检查工具。在本次第4讲中,我们将来了解下如何使用它在 AXI4 (Full) 主接口中执行验证(和查找错误)。
    发表于 07-08 09:31 1097次阅读

    创建AXI Sniffer IP以在Vivado IP Integrator中使用教程

    在某些情况下,通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中,我将为大家演示如何创建基本 AXI4-Lite Sniffer IP 以对特定地址上正在发生的读写传输事务进行计数。
    发表于 07-08 09:35 500次阅读

    AXI通道定义及AXI总线信号描述

    本文主要介绍了AXI通道以及在每个通道下信号的概述。
    的头像 发表于 08-04 10:49 3572次阅读

    Cadence推出新一代CXL VIP和系统VIP工具

    的验证 IP(VIP)和系统级 VIP(系统 VIP),以加速新技术的采用。Cadence CXL 3.0 VIP与 Cadence PCI Express(PCIe)6.0 VIP 集成,提供了从 IP 到系统级芯片(SoC)的完整解决方案,助力用户成功设计高性能数据中心应用。
    的头像 发表于 08-10 10:14 1316次阅读

    使用AXI VIP的几个关键步骤及常见功能

    接口进行仿真验证),提前规避和发现一些不满足AXI总线规范的设计问题。本文就跟大家分享如何使用Xilinx AXI VIP对自己的设计搭建仿真验证环境的方法
    的头像 发表于 10-08 16:07 1192次阅读

    CXL事务层详解

    CXL.io为IO设备提供非一致性的load/strore接口。事务类型、事务数据包格式、信用流量控制、虚拟通道管理、事务顺序的规则等遵循PCIe协议。CXL.io的事务层如下图中的黄色部分所示。
    的头像 发表于 10-10 16:02 656次阅读

    浅析AXI DMA收发数据传输过程

    MAIP的M_AXI_MM2S接口接收到数据完成后通过mm2s_introut接口输出高电平告诉PS端DMA接收数据传输完成,PS端开始执行发送中断程序。
    发表于 10-11 15:16 592次阅读

    一些高质量的AMBA(APB/AHB/AXI) VIP分享

    关于VIP的好处,估计就不用我安利了,引用最近S家的一句广告语,“拥有VIP,无惧芯片设计挑战”。而在当今的芯片领域,用的最多的可能还是标准总线APB/AHB/AXI等。提到VIP,估计大家最先想到的就是Cadence和Synopsys了。
    的头像 发表于 12-06 14:58 416次阅读

    关于高质量的AMBA(APB/AHB/AXI) VIP的分享

    AMBA VIP 分享
    的头像 发表于 12-10 20:47 998次阅读
    关于高质量的AMBA(APB/AHB/<b>AXI</b>) <b>VIP</b>的分享

    记录最近Debug AMBA VIP的两次经历

    AXI VIP的;第二个问题是关于ace_lite_vip发送多个WriteNoSnoop操作相关的问题。 1.     AXI VIP通过调整latency对设计进行反压 当把latency(xx_yy
    的头像 发表于 12-10 16:15 511次阅读
    记录最近Debug AMBA <b>VIP</b>的两次经历

    电网系统中产生的谐振如何治理

    电网系统中产生的谐振治理方法主要包括以下几种: 调整电网参数:可以通过调整电容、电感等参数的大小来改变谐振频率,从而避免谐振产生。例如,在电网中增加电抗器和电容器,可以增加谐振频率,从而避免谐振
    的头像 发表于 03-28 11:16 81次阅读

    AXI3与AXI4写响应的依赖区别​

    上面两图的区别是相比AXI3,AXI4协议需要确认AWVALID、AWREADY握手完成才能回复BVALID。为什么呢?
    的头像 发表于 03-30 09:59 159次阅读

    VIP也分高低?

    幸好,即使世界这么纷纷扰扰,还是有大类可循的。小编也试着结合NXP的LPC54000系列和i.MX RT1050系列,给各类VIP区分了5类VIP特权等级。
    的头像 发表于 04-06 11:16 277次阅读

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