嵌入式源漏选择性外延（Embedded Source and Drain Selective Epitaxy）
0嵌入式源漏选择性外延是指在 MOS 晶体管的源漏区域，选择性地外延生长一层原位摻杂的半导体单晶层（如掺杂的单晶硅或锗硅）。这也是单轴应变（Uniaxial Strain） 的应用实例。因为使用嵌入式源漏工艺可以使得 MOS 场效应晶体管性能显著提升，包括开态电流的增大和开关速度的增加，故被广泛用于逻辑集成电路 65nm 以下技术节点。目前在集成电路工业中，对于p-MOS 场效应晶体管，嵌入式源漏工艺一般是指在源漏区域外延生长一层p型掺杂（如硼等）的单晶锗硅 SiGe；而对于 n-MoS 场效应晶体管，一般是指指在源漏区域外延生长一层n型掺杂（如磷、砷等）的单晶硅 Si 或碳化硅 SiC。
通常，选择性外延是在低温下进行的。降低外延生长温度的一个方法是降低工艺过程中的压力，目前减压的外延生长是在 40~100Torr 压力下操作的，所需的工艺温度约为 1000℃。当工艺压力进一步降低到 0.01-0.02Torr 时，操作的温度可以降低到 750~800°C。产生的应力大小除了与工艺参数和锗等杂质浓度的分布有关，还与锗硅与沟道不同的相对位置密切相关。
源漏选择性外延一般采用氮化硅或二氧化硅作为硬掩模遮蔽层，利用刻蚀气体抑制遮蔽层上的外延生长，仅在曝露出硅的源漏极区域实现外延生长。源漏选择性外延工艺一般包括外延前预清洗、外延 SiCoNi 清洗、原位氢气烘焙、选择性外延生长4个步骤。外延前预清洗一般在酸槽中进行，采用氢氟酸 （HF）和 RCA 清洗表面氧化层和杂质；外延 SiCoNi 清洗用于去除自然氧化层；原位氢气烘焙进一步降低硅片表面的氧原子、碳原子含量；选择性外延生长，即利用化学气相外延方法，通入反应气体源，包括硅源（如 SiH4、SiH2CL2、Si2H6等）、锗源（GeH4）、刻蚀气体 （HCl、Cl2）、载流气体（H2、N2）等，在硅片表面通过气相化学反应生长外延层。
对于 p-MOS 器件的嵌入式锗硅工艺，利用锗、硅晶格常数的不同，在源漏区域外延生长锗硅（晶格常数大于硅）后，在MOS 器件的沟道区会产生单轴压应力，可以提升p-MOS 器件的空穴迁移率。在嵌入式锗硅外延工艺开发中，一方面应通过外延工艺的优化提高锗硅的锗含量和增大原位掺杂浓度，以获得更高器件性能；另一方面还需要注意控制外延生长过程中产生的各种缺陷，如生长不均、晶格缺陷（如位错、堆叠缺陷）等。另外，随着技术的发展，器件结构的变化，嵌入式锗硅外延工艺也发生着相应的变化。早期平面 MOS 器件中嵌入式锗硅外延倾向于采用∑形状的结构，而随着三维器件 FinFET 的出现，锗硅外延更倾向于采用“U”形结构的源漏。
对于n-MOS 器件，源漏选择性外延技术主要包括在源漏区域掺杂硅外延生长和摻杂碳化硅外延生长两种技术。在n-MOs 器件中，通过掺杂硅在源漏区域的外延生长，可以提升源漏区域的硅表面水平位置，从而降低寄生电阻和后续硅化物产生的穿刺缺陷。为了进一步提升器件的性能，源漏外延 SiC 技术被提出，即在n-MOs 器件的源漏区选择性外延 SiC。 由于 SiC 晶格常数小于硅，将在n-MOS沟道区产生单轴张应变，从而可以提高沟道电子的迁移率。但在实际工艺中，由于碳和硅的晶格常数相差较大，源漏外延 SiC 会导致出现外延缺陷过多、应力释放等问题，因此该技术尚需进一步研发。
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