应用通信调制解调器构建信号处理平台的系统级建模及仿真实验-电子发烧友网

软件无线电或通信调制解调器等信号处理系统的质量取决于所选用的硬件平台性能。早期在设计方面的探索使设计师可以在寄存器传输级(RTL)和软件实现之前洞悉面临的挑战，了解性能与功耗改善所需的架构决策以及软硬件的划分。

另外，早期的设计探索还有助于架构方面的设计决策，从而为规划当前和未来需求提供便利。设计师还可以进一步拓展这些设计探索，以便开展故障分析，并确定进行验证的测试用例。

本文介绍的系统级建模和仿真方法，可以用来在设计流程早期为软件无线电或高速通信调制解调器设计信号处理平台的架构。

问题

先进的高速信号处理平台等大多数复杂系统都会经历昂贵的重复设计，超过70%的重复时间是由于设计决策错误或对需求的误解。此外，影响这些复杂系统的因素有很多，如低处理时延、低功耗、可配置能力和资源限制等。早期的设计探索有助于克服这些问题。

设计师和架构师有几种开展设计探索和分析的方法可供选择。虽然分析法可以提供有关最坏情况下执行时间的重要信息，但多数情况下这在实际应用中并不会发生。物理测试方法也许能提供精确的信息，但对于软件无线电或高速通信调制解调器等复杂系统来说是不可行的。

解决方案

利用离散事件仿真，设计师和架构师可在较短的时间内根据成百上千个使用案例、任务调度和系统配置，对目标系统进行评估。离散事件建模和仿真不仅有助于构建特别复杂的仿真模型，而且能够帮助架构师和设计师运行更多的用例。

此外，硬件架构组件与框架的预构建和有效库有助于软件架构的建模。它们可以提高系统模型的精度，缩短构建仿真模型的时间。

这种方法允许设计师：

● 专注于结果的分析和解释，而不用关心模型的构建；

● 采用不同的应用配置来执行仿真，以便进行平台选择，做出软硬件决策，了解外设、性能以及目标架构上软件线程的分配，从而优化产品架构。

解决方案实现

对信号处理平台的设计进行探索，目的是为了了解处理延时、现场可编程门阵列(FPGA)缓冲器要求、数据包长度对性能的影响以及硬件平台配置的识别。进一步扩展这种探索，可以理解每个信号处理函数的资源使用情况，比如寻峰、相关器、加权乘法和累加器。

离散事件仿真模型使用以下组件：

·4个5MHz的ADC通道；

·512字节和1024字节长度的数据包；

·233MHz的FIFO；

·深度为1024的缓冲器；

·初始时钟速率为125MHz的FPGA。改变FPGA时钟速率可满足延时要求；

·运行在167MHz的外部DDR内存；

·运行在260MHz的ADSP TS201。使用VisualSim Architect的预构建可配置库以图形化的方式构建模型。使用Visual Sim的“System- Resource”库块对处理器、内存、FPGA资源、总线和互连进行建模。模数转换器(ADC)被建模为流量发生器，负责产生5MHz的数字样本。

在这个系统设计中，我们为每个函数都考虑了抽象细节。利用这些细节，通过集成matlab/simulink/C/ C++模块，可以创建精细模型。对每个函数来说，我们已经考虑了运行在系统发生器中的现有Verilog代码的时序值和标准发布值。加权输入总和被转发给数字信号处理器进行显示处理和浮点FFT，处理后的结果数据被写进帧缓冲器用于显示。建议的系统平台框图如图1所示，VisualSim仿真模型如图2所示。