lerking【DIY进程帖】基于FPGA的数字存储扫频仪

FPGA

本帖最后由 lerking 于 2012-7-9 21:07 编辑

【DIY进程帖】之DAC的设计与优化

大家好！这是我们参加此次赛灵思FPGA设计大赛的DIY进程贴，选的题目是基于FPGA的数字存储扫频仪，比赛结束时间快到了，要抓紧做完，以前做过的DA和AD，这次用上了。

由于产生正弦波信号，好的DA绝对不可少，而DAC中的滤波器更是重中之重，我们开始用的滤波器是巴特沃斯13阶的，后来发现波形不理想，改用了椭圆滤波器11阶。下面是椭圆滤波器的仿真图：

图1：椭圆滤波器的仿真图1

图2：椭圆滤波器的仿真图2

图3：我们做的DAC 实际图，全是手工制作，原始的热转印^_^ !

希望板子在接下来的设计中给力！！

今天先说这么多，放上DAC904的PDF，有需要的可以参考！

DAC904 Rev.D.pdf (77.74 KB, 下载次数: 69 )

马崇鹤 · 2012-7-10 11:44:13

本帖最后由 lerking 于 2012-7-10 11:52 编辑

【DIY进程帖】之二低通网络传输特性探讨

由于我们做的扫频仪主要测试网络（电路）的幅频特性和相频特性，所以在此先讨论一下一阶低通的传输特性。做出来东西后，也能对比一下。下面是几张原理图：

图1：一阶低通原理图图中通带截止频率Wc=1.59KHz

图2：传输特性

图3：幅频特性

图4：相频特性

图5：multisim示波器仿真图

图6：软件扫频仪幅频特性仿真图

图7：软件扫频仪相频特性仿真图

其他阶次的滤波器和不同网络也可以通过软件的方法进行仿真，就不说了。

这次主要在理论上说一下扫频仪的用处，实物也在努力做……

一阶低通软件仿真.zip (997.67 KB, 下载次数: 12 )

马崇鹤 · 2012-7-10 21:16:52

【DIY进程帖】之三ADC的调试及软件滤波

已经写了好几天程序了，进度挺快，今天晚上写了一种简单的软件滤波方法……

幅频特性的测量我们使用ADC采集网络的输出信号完成：由于扫频信号输出幅值是确定的，只需测出被测系统输出信号的幅度，即可算得其增益随频率的变化。

图1：AD原理图

今天调试AD的时候出现了很多问题，首先有个I/O口可能因为板子电路连接问题，输出信号发生错误，可悲的我用它当了时钟信号，后面AD怎么都不工作，用示波器测却有信号，就以为时钟正常了，把AD的板子检查了一个遍，浪费了很多时间，最后换了一个I/O口就有了波形输入，待会检查一下那个I/O口到底怎么回事……

由于电路各种干扰，信号不可避免的会出现干扰，滤波程序如下：

module ad_ctrl(clk,rst,ad_clk,ad_data_in,ad_data_out_lb);

input clk,rst;
input [9:0] ad_data_in;

output ad_clk;
output [9:0] ad_data_out_lb;

assign ad_clk=clk;

reg [9:0] data_pre;
reg [1:0] state;
reg [9:0] ad_data_out_lb;

always @(posedge clk)
begin
case(state)
2'b00: begin data_pre<=ad_data_in;state<=2'b11;end
2'b11: begin
if(ad_data_in>=data_pre)
begin
if(ad_data_in-data_pre>=10'd8) begin ad_data_out_lb<=data_pre;state<=2'b00;end
else begin ad_data_out_lb<=ad_data_in;state<=2'b00;end
end
else
begin
if(data_pre-ad_data_in>=10'd8) begin ad_data_out_lb<=data_pre;state<=2'b00;end
else begin ad_data_out_lb<=ad_data_in;state<=2'b00;end
end
end
default:state<=2'b00;
endcase
end

endmodule

这种滤波也会有问题，降低了信号精度，往后的频率提不上去等……先用着吧！
不过我们的AD做的很好，不滤波的话，也能满足要求……感谢同组那位牛人的AD啊……

电子工程师 · 2012-7-11 16:39:17

楼主的热情值得大家去学习，不管设计还是帖子都相当给力，看好你哦，期待你获奖

马崇鹤 · 2012-7-11 21:06:07

【DIY进程帖】之四 FPGA串口通信

我们选用了串口来控制FPGA输出信号的参数，包括幅值、频率等，之所以用串口是因为VB中的Mscomm控件用起来简单，用来发送几个字节的控制字还是可以的，毕竟实用至上啊，重点还是放在FPGA的控制上吧。附件中有这个控件，用VB的孩纸网上找不到的话可以下载来看看。

图1：VB串口通信控件Mscomm32

控件的初始化也有固定的语法：

MSComm1.RThreshold = 1                   '自动接收数据
MSComm1.CommPort = 1                      '使用串口COM1
MSComm1.Settings = "9600,N,8,1"       '波特率9600，无校验，8个数据位，1个停止位
MSComm1.InputLen = 1                         '每次从接收区取一个字符
MSComm1.InputMode = comInputModeBinary    '二进制传输

收到数据时的格式为：

Private Sub MSComm1_OnComm()
Dim indata As Variant
Select Case MSComm1.CommEvent
      Case comEvReceive
      ……
End Select
End Sub

发送数据时的格式为：

Private Sub Command1_Click()
outbyte(0) = &HAA
MSComm1.Output = outbyte
End Sub

在FPGA中按照串口通信的协议写出接收程序和发送程序，只要匹配好发送和接收的速率，数据不要发生差错就行了。

图2：串口通信芯片及连接电路图

今天测幅程序基本写出来了，明天上软件截图……

MSCOMM32.zip (49.35 KB, 下载次数: 13 )

马崇鹤 · 2012-7-14 11:39:47

【DIY进程帖】之五测幅程序

在FPGA设计中会涉及到很多测频、测幅等程序的编写，方法有很多，我们由于要实时发送幅度信息，所以测频程序和串口发送程序使用状态机编写比较合理，下面是Verilog状态机的程序：

case(state)
3'b000: begin
if(ad_data_in>=12'd2048)
begin
if(ad_data_in>ad_data_max)
begin ad_data_max<=ad_data_in;end
else
begin ad_data_max<=ad_data_max;end
end
else if((ad_data_in<12'd2048) &&(ad_data_in>12'd1800))
begin state<=3'b000;end

else if(ad_data_in<=12'd1800)
begin
if(ad_data_max<12'd2048)
begin state<=3'b000;end
else
begin ad_data_max_last<=ad_data_max;vb_send_en<=1'b0;state<=3'b001;end
end
end
3'b001: begin
ad_data_max<=12'b0;
vb_data[7:0]<={4'b0,ad_data_max_last[11:8]};
vb_send_en<=1'b1;
state<=3'b010;
end
3'b010: begin
if(send_ready) begin state<=3'b011;vb_send_en<=1'b0;end
else begin state<=3'b010;vb_send_en<=1'b1;end
end
3'b011: begin
if(cnt1>=10'd300)
begin cnt1<=10'd0;state<=3'b100;end
else
cnt1<=cnt1+10'd1;
end
3'b100: begin
vb_send_en<=1'b1;
vb_data[7:0]<=ad_data_max_last[7:0];
state<=3'b101;
end
3'b101: begin
if(send_ready) begin state<=3'b110;vb_send_en<=1'b0;end
else begin state<=3'b101;vb_send_en<=1'b1;end
end
3'b110: begin
if(cnt2>=10'd300)
begin cnt2<=10'd0;state<=3'b111;end
else
cnt2<=cnt2+10'd1;
end
3'b111: begin
pre_data<=pre_data+20'd1;
vb_send_en<=1'b0;
state<=3'b000;
end
default: state<=3'b000;
endcase

其中发送了两个字节的数据（因为幅度值是12位，一个字节不够），在这里要说的是：两次串口发送要留出充足的时间间隔，MAX232可没FPGA的反应快，同时还要配合串口的波特率，由于这些，绕了很多弯路……

去吃饭，下午继续……

杨礼斌 · 2012-7-14 13:07:41

支持一个。。。

马崇鹤 · 2012-7-18 09:05:03

本帖最后由 lerking 于 2012-7-18 20:41 编辑

【DIY进程帖】之六触发器测量相位

经过这几天的调试，误差方面减轻了不少，有人说一个系统所需的时间，30%用于设计，70%的时间却用于调试，这话一点都不假。

测相通常的方法就是将正弦波变成方波进行比相，因此测相可以这样完成：

图：触发电路

下面的附件是TL3016触发电路图：

TL3016 REV_C.pdf (130.99 KB, 下载次数: 14 )

马崇鹤 · 2012-7-19 11:21:24

【DIY进程帖】之七测量相位verilog程序

module phase(clk,rst,phase1,phase2,phase_cnt_max,state_pha);

input clk,rst;
input phase1,phase2;

output [31:0] phase_cnt_max;
output [1:0] state_pha;
reg [31:0] phase_cnt_max;
reg [31:0] phase_cnt;

wire phase;
assign phase=phase1^phase2;

reg [1:0] state_pha;

always @(posedge clk)
begin
case(state_pha)
2'b00: begin
if(phase) begin phase_cnt<=phase_cnt+32'd1;state_pha<=2'b00;end
else begin phase_cnt_max<=phase_cnt;state_pha<=2'b11;end
end
2'b11: begin phase_cnt<=32'b0;state_pha<=2'b00;end
endcase
end
endmodule

马崇鹤 · 2012-7-19 21:48:11

本帖最后由 lerking 于 2012-7-22 19:06 编辑

【DIY进程帖】之八成果展示（一）

展示一下板子：

图1：整机系统PCB(top layer)

图2：整机系统PCB（bottom layer)

竞赛最后的的论文、视频、软件、程序等资料已上传，见下一页

马崇鹤 · 2012-7-20 21:14:11

视频正在上传中……

马崇鹤 · 2012-7-20 22:53:10

本帖最后由 lerking 于 2012-7-20 23:12 编辑

比赛视频链接地址
http://u.youku.com/user_video/id_UMjA4ODk1MDMy.html

或者http://u.youku.com/winterschs 均可

共四个部分，分别介绍了整体情况、运行情况、硬件介绍、核心板介绍