完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大型项目中有专门的验证同事,这种专业的验证有专门的验证方法学,目前SystermVerilog 越来越成为主流的验证语言。本文不涉及 SystermVerilog 这种专业的验证语言,本人目的是为了让大家能够搭建简单的 UT 单元测试环境。Verilog 也有适用于仿真的代码,这些代码是不可以综合的。可以使用Verilog 来搭建基本的单元测试环境。本问介绍了如何编写测试验证程序(test bench)。测试验证程序用于测试和验证设计的正确性。Verilog HDL 提供强有力的结构来说明测试验证程序。
|
|
参与【2023年电子工程师大会暨第三届社区年度颁奖】大会有感
458 浏览 0 评论
540 浏览 0 评论
666 浏览 0 评论
嵌入式学习——ElfBoard ELF1板卡 初次编译uboot 的方法
1264 浏览 0 评论
嵌入式学习——ElfBoard ELF1板卡 编译并运行qt应用的方法
1187 浏览 0 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 粤ICP备14022951号 )
GMT+8, 2023-12-2 05:09 , Processed in 0.711755 second(s), Total 71, Slave 50 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 深圳华秋电子有限公司
电子发烧友 (电路图) 粤公网安备 44030402000349 号 电信与信息服务业务经营许可证:粤 B2-20160233 工商网监 湘ICP备2023018690号