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Verilog设计中如何匹配变量的位宽

C29F_xilinx_inc 来源:赛灵思 作者:赛灵思 2022-02-16 16:21 次阅读

1、位宽太小

FPGA设计中,我们经常需要用寄存器来寄存某些“数量类”的变量,比如FIFO的深度啦、或者计数器的最大值啦;又或者输入输出信号也需要将位宽用parameter参数化以便更好的调用等。

举个简单的小例子:系统频率100M(周期10ns),假设需要要求设计一个计时器计时100ns,那么需要计数次数为:100ns/10ns - 1 = 9,9这个数需要用多大位宽的寄存器表示呢?很简单,以2为底取对数就行,答案是最少4位宽。为了方便地复用这个模块,我们把计时时间参数化并放到模块外,如下:

module counter #(
parameter TIME = 'd10 //计时时间,单位10ns
)(
input clk_100M ,
input rst
);
reg [3:0] cnt; //计数器

//计时器
always@(posedge clk_100M)begin
if(rst)
cnt else if(cnt == TIME - 1)
cnt else
cnt end

endmodule

假设我们下次设计需要一个计时器的话,直接调用上面的counter模块并把TIME这个参数改成自己需要的参数就可以,这样做理论上是可以的,只是会有一个致命的隐患。不妨再假设:我现在调用了counter模块,并将TIME设置为20,以实现计时200ns的功能。当TIME = 20这个参数传递到被例化模块后,可以发现由于cnt寄存器的位宽仅为4位,其能表示的最大值为4'b1111(即十进制下的数字15),每次其到达15后就溢出为0重新开始了,也就是说这个200ns的计时器实际上根本就计数不到200ns。

这个隐患发生的原因就是在设计寄存器cnt时的位宽只有4位,无法满足“大量时间的计时任务”。

2、自己写一个Function

现在来想一下如何解决上述的位宽不匹配的问题。将寄存器的位宽设计为一个较大的数值(如固定为32bit)不失为一个不错的方法,但是如果将这条规则适用到每一个寄存器,则势必造成大量的资源浪费(你资源多你随便玩)。而且该方法指标不治本,我们需要做的是,这个寄存器应该有多大就设计多大的位宽(有多大的脚就穿多大的鞋,鞋子太大一定能穿,但你脚不一定舒服)。

前面说过寄存器的位宽的计算方法:以2为底取对数。所以我们只需要设计一个Function(可综合),来实现此项功能即可。刚好在Xilinx的许多源码都出现了这个简单的Function,我们直接拿过来用就是的:

// function 实现
function integer clogb2 (input integer bit_depth);
begin
for(clogb2=0; bit_depth>0; clogb2=clogb2+1)
bit_depth = bit_depth >> 1;
end
endfunction

// 使用案例
localparam integer C_TRANSACTIONS_NUM = clogb2(C_M_AXI_BURST_LEN-1);
reg [C_TRANSACTIONS_NUM : 0] write_index;
reg [C_TRANSACTIONS_NUM : 0] read_index;

上面的代码就是定义了一个求位宽的function,用其求得某类寄存器的位宽,然后再对寄存器赋值时就直接使用求得的位宽来赋值,这样复用起来就比较方便了。

我们将这个代码放到上面的计数器模块中后,不管需要计数多大时间,都能计算出相匹配的寄存器位宽了。

3、无法在输入输出端口使用

自己写Function实现对2取对数的功能也有一定的局限性:无法对输入输出端口信号使用该Function。Function是定义在模块内部,所以若输入输出端口也需要根据输入的parameter参数来以2为底取对数的话此种方法就无能为力了。比如:设计一个同步FIFO,输出信号fifo_cnt(计数器)是对写入FIFO的数据进行计数的寄存器,其最大值即为FIFO的深度DATA_DEPTH ,所以fifo_cnt的位宽就需要在定义模块输入输出端口时确定,显然这无法使用自己构造的 cblogb2 Function。那该当如何?
//计数器法实现同步FIFO

module sync_fifo_cnt
#(
parameter DATA_WIDTH = 'd8 , //FIFO位宽
parameter DATA_DEPTH = 'd16 //FIFO深度
)
(
input clk , //系统时钟
input rst_n , //低电平有效的复位信号
input [DATA_WIDTH-1:0] data_in , //写入的数据
input rd_en , //读使能信号,高电平有效
input wr_en , //写使能信号,高电平有效

output reg [DATA_WIDTH-1:0] data_out, //输出的数据
output empty , //空标志,高电平表示当前FIFO已被写满
output full , //满标志,高电平表示当前FIFO已被读空
output reg [$clog2(DATA_DEPTH) : 0] fifo_cnt //$clog2是以2为底取对数
);

//省略部分代码

endmodule

4、$clog2系统函数

其实办法也有,在上面的代码中也展示出来了,就是使用 $clog2 这个Verilog的系统函数。$clog2是Verilog--2005标准新增的一个系统函数,功能就是对输入整数实现以2为底取对数,其结果向上取整(如5.5取6)。有一点需要说明的是,目前Vivado2017以上的版本都是支持这个系统函数的(Quartus II不清楚 )。但是百度搜索这条结果的时候有两条结论是错误的:

1、Vivado不支持$clog2系统函数

2、$clog2系统函数在Vivado实现的是以e为底取对数,而不是2

接下来写个简单的模块验证下Vivado对$clog2系统函数的支持如何

`timescale 1ns / 1ps

module clog2_test#(
parameter integer num = 325
)
(
input clk,
input rst,
output reg [$clog2(num) - 1:0] result
);

always @(posedge clk)begin
if(rst)
result else
result end

endmodule

我们直接看reg result的位宽综合出来到底是多少。如果以e为底向上取整,则位宽应是6;如果以2为底向上取整,则位宽应是9。Vivado综合的原理图局部如下:

Verilog设计中如何匹配变量的位宽

可以看到最后编译出的结果是9位的,也就说明Vivado是支持这个系统函数的(版本:2019.2)。

其他变量的位宽设计同理。

审核编辑:汤梓红

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    STM32<b>位</b>带引申的指针<b>变量</b>问题

    显示芯片

    显示芯片      
    发表于 12-25 10:45 485次阅读

    显卡的显存

    显卡的显存            显存是显存在一个时钟周期内所能传送数据的位数,位数越大则瞬间所能传输的数据量越大
    发表于 12-25 10:53 308次阅读

    verilog是什么_verilog的用途和特征是什么

    本文首先介绍了verilog的概念和发展历史,其次介绍了verilog的特征与Verilog的逻辑门级描述,最后介绍了Verilog晶体管级描述与verilog的用途。
    发表于 05-14 14:22 3.8w次阅读
    <b>verilog</b>是什么_<b>verilog</b>的用途和特征是什么

    指针变量带指针 ,LSB最低有效 ······

    指针变量带指针,LSB最低有效······
    的头像 发表于 03-08 11:53 1697次阅读

    比较VerilogWire和Reg的不同之处

    wire 和reg是Verilog程序里的常见的两种变量类型,他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。
    的头像 发表于 03-08 17:18 1.1w次阅读

    verilog端口类型有哪三种_verilog语言入门教程

    本文主要阐述了verilog端口的三种类型及verilog语言入门教程。
    发表于 08-27 09:29 8800次阅读

    不同情况下,在Verilog什么时候用wire,什么时候用reg

    Verilog何时用wire,何时用reg? Verilog HDL变量可以定义为wire型和reg型,这两种类型的变量在定义时要设置,缺省为1变量的每一可以取0、1、x、z,其中
    的头像 发表于 09-28 11:26 9306次阅读
    不同情况下,在<b>Verilog</b><b>中</b>什么时候用wire,什么时候用reg

    西门子PLC变量定义变量

    。 程序多数指令都通过变量来操作。  为指令分配变量后,即会使用指定变量的值来执行该指令。 变量在 TIA Portal 中集中管理。  在程序编辑器创建 PLC  变量与在 PLC  变量创建 PLC 变量没什
    的头像 发表于 12-23 16:25 1.3w次阅读
    西门子PLC<b>变量</b>表<b>中</b>定义<b>变量</b>

    Verilog HDL语言中任务与函数的比较

    其中,返回值的类型和是可选项,如果缺省会返回一寄存器类型数据。Verilog HDL认为函数的定义隐式地声明了与函数同名的寄存器。函数的定义把函数被返回值所赋值寄存器的名称初始化为与函数同名的内部变量
    的头像 发表于 07-02 10:24 1448次阅读

    FPGA如何使用Verilog处理图像

    该FPGA项目旨在详细展示如何使用Verilog处理图像,从Verilog读取输入位图图像(.bmp),处理并将处理结果写入Verilog的输出位图图像。提供了用于读取图像、图像处理和写入图像
    的头像 发表于 09-23 15:50 3784次阅读

    DGUS组态软件变量图标该怎么用

    变量图标显示功能是把一个数据变量的每个位(bit)的 0/1 状态对应 8 种不同显示方案的两种,用 ICON 图 标(或图标动画)来对应显示。多用于开关状态显示,比如风机的运转(动画)、停止
    发表于 01-16 15:02 390次阅读
    DGUS组态软件<b>中</b><b>位</b><b>变量</b>图标该怎么用

    S7-1200使用Slice方式对变量进行寻址

    可以选择包含所声明变量的特定地址区域,可以访问为 1 、8 、16 或 32 的区域,这种访问类型称之为“片段访问”(Slice access)。
    的头像 发表于 03-14 14:16 1348次阅读

    浅谈IC设计匹配的危害

    在IC设计,硬复位用于配置寄存器和配置信号的跨时钟模块。即一个配置信号cfg_mac_mode是由硬复位驱动的,如果要同步到其他时钟域,跨时钟模块需要使用硬复位,而不能使用软复位。
    发表于 07-15 11:53 1232次阅读

    C语言中指针变量简述

    ,类型由此诞生了,对于32编译器来说,int类型占用4个字节,即32,long类型占用8字节,即64。这里简单说了类型主要是为后面引出指针这个特殊性,在计算机,将要运行的程序都保存在内存,所有的程序变量其实就是对内存的操作。
    的头像 发表于 09-09 08:55 1230次阅读
    C语言中指针<b>变量</b>简述

    verilog语法:参数例化、赋值等

    Verilog 2005 版本支持使用省略的方式赋值,’b,’d,’h,采用省略的方式可以向左主动补齐,如果省略了进制符合b/d/h/o,则默认是十进制。
    发表于 11-23 14:14 888次阅读

    什么是良好的Verilog代码风格?

    相对于verilog1995的端口定义,这种定义方式将端口方向,reg或wire类型,端口等信息都整合到了一起,减少了不必要的重复打字和出错几率,也使得代码长度大大缩短,非常紧凑。
    的头像 发表于 12-22 14:33 195次阅读

    映射到某个RAM变量的方法

    问:我想访问某个字节的单个位,但是当我尝试用绝对变量结构定义一个变量时,例如: static bit bitvar @ ((unsigned)bytevar)*8+0; 我得到一个编译错误。我该
    的头像 发表于 01-22 15:11 158次阅读

    什么是变量

    System Verilog提供两组通用的数据类型:网络和变量(nets 和 variables)。网络和变量同时具有类型和数据类型特性。类型表示信号为网络或变量,数据类型表示网络或变量的值系统,即2态或4态。
    的头像 发表于 02-09 14:40 247次阅读
    什么是<b>变量</b>?

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